|
|
提到可编程逻辑器件（PLD: Programmable Logic Device），大家可能直觉想到 FPGA/CPLD 这两个玩意。
PLD 按照电路复杂度分为简单（SPLD: Simple-PLD）、复杂（CPLD: Complex-PLD），其中后者就是常提到的 CPLD.
从内部原理上 SPLD/CPLD 属于相同结构，仅资源数目、资源规模上有所区别，因而 CPLD 实则是 SPLD 的升级版。
今天从 CPLD 的前身 SPLD 讲起，介绍下 16V8 的基本工作原理，并最终搭建一套逻辑门实验板供折腾。
【线与】
PLD 器件是作为 74LS/HC 逻辑门替代品出现的。传统逻辑门一旦完成电路连线，逻辑就无法更改，电路灵活度差。
PLD 则希望在外部连线不变的前提下，可以软件配置内部走线，实现灵活的逻辑功能。
这思路类似于单片机当中的 IO 配置：把信号就近接在 IO 上，由软件来管理具体 IO 调用。
为此首先考虑“线与”（Wired And）结构与门：
如图，每个输入端 A1-An 通过隔离二极管接在公共的逻辑线上，并由上拉电阻维持 Y 高电平。
当 A1-An 中至少有一个信号为低电平（L=0v）时，输出 Y=0v 即低电平（L）；
仅在 A1-An 全为高电平（H=5v）时，输出 Y=5v 即高电平（H）.
线与结构便宜简单，但严格实现了 n 输入端的逻辑与门：Y = A1*A2*...*An .
这里表达式以 * 代表逻辑与，以 + 代表逻辑或，下同。
【可编程乘积项】
上述“线与”门虽然实现了多输入端与门，但仍旧不存在任何意义上的“可编程”，输入输出均确定。
为此对线与进行改进，在每个二极管支路上放一只 MOS 当作电子开关：
每支 MOS 的栅极使用 EEPROM 技术，可由编程器注入或擦除电荷，并且长时间保持电荷状态（F1-Fn）。
这样一来注入了正电荷的 MOS 保持导通（记作Fx=L），擦除了正电荷的 MOS 保持截止（记作Fx=H），就有了传说的“可编程”能力。
逻辑门的表达式更新为：Y = (A1+F1)*(A2+F2)*...*(An+Fn) .
对于 Fi=H 的输入端 Ai，相当于被屏蔽；对于 Fj=L 的输入端 Aj，相当于被选中。举例：
a. 通过编程器，另 F2=F5=F7=L，其余 Fx=H.
b. 逻辑门表达式动态更新为：Y = A2*A5*A7
这样一来可以实现 A1-An 的任意乘积组合，即从 A1-An 当中任选几根线组成与门逻辑。
【乘积项禁用】
上述可编程乘积项接近完美，然有两个极端例子需要考虑：Y≡H、Y≡L，即输出恒定电平的情况。
对于Y≡H，只需要 F1=F2=F3=...=Fn=H，从逻辑表达式上就可以实现；
但是Y≡L，就无论如何都无法消除所有的输入端影响。
因而在上述电路基础上，额外增加一只对地 MOS（状态为 Fd），用于实现 Y≡L 逻辑：
如图所示，当额外对地的 mos 被编程导通时（Fd=L），输出 Y≡L，此状态被称作“乘积项禁用（PTD）”
【可编程乘积阵】
有了前边的乘积项设计，就可以很顺利的升级为可编程乘积阵：
如图所示，把 k 个乘积项的结果送入一个或门当中，获得了一个 k*n 尺寸的可编程乘积阵，Z= Y1+Y2+...+Yk.
逻辑学上可以证明，包含与、或、非门的前向逻辑电路（不含寄存器、反馈环节），总可以简化为若干最小乘积项之和。
例如为实现 Z= (A+B)*((C+D+E)*F) 逻辑，有：
Z= (A+B)*((C+D+E)*F) = (A+B)*(C*F +D*F +E*F) = A*C*F +A*D*F +A*E*F +B*C*F +B*D*F +B*E*F
整个化简过程类似于多项式展开，最终由各乘积项先“与”再统一“或”输出。
上式使用 6 个可编程乘积项，分别实现 Y1=A*C*F、Y2=A*D*F、...、Y6=B*E*F，最终再 Z=Y1+Y2+...+Y6 即得所需逻辑电路。
【ATF16V8】
上述可编程乘积项+乘积阵的结构，就已经达到了传说中 SPLD 的规模。以最常见的工业 16V8 为例，
目前仍存活的型号有： Microchip 的 ATF16V8， Lattice 的 GAL16V8，功能基本兼容。
这片 SPLD 有着经典的 DIP-20 封装，非常适合 DIY 万用板折腾：
早期芯片的手册非常实在，详细讲述了这片 SPLD 内部的接线，甚至连熔丝编号都写好了：
如图，图中红色区域为两个“8*32可编程乘积阵”，带有 PTD 乘积项禁用功能。
可编程乘积阵的输入，由各引脚（1、2、...）电平信号组成，可以选择使用或禁用反相器，相当于 A、~A 任选；
乘积阵的结果送入“逻辑输出宏”（OLMC: Output Logic Macrocell）进行简单或运算，并最终由右侧引脚（19、18、...）输出。
这片 SPLD 以熔丝作为配置，最多可以配置 16 个输入端、8 个输出端（但总IO数≤18），每个输出端都拥有一个 8*32 可编程乘积阵，
因而实现诸如 3-8译码器、与或非组合门之类的逻辑电路都不在话下。
在编程上，正规军一般选 WinCupl 或者 Protel99SE 配合 HDL 语言；
但作为 DIY 没必要专门去装软件还要学 HDL，我选择直接人肉熔丝编程：对照原理图，按照熔丝号直接写0/1，最终转 jed 文件即可烧录。
关于 ATF16V8 的编程/烧录就不再详细展开了，后续如有必要我另开贴介绍。
【应用】
关于 ATF16V8 的实际应用，在我以往的帖子里也能找到只言片语，但大多一带而过。
这次专门针对 SPLD 实现逻辑门，进行一个略详细的介绍。
经朋友推荐，在一个外国开源网站上看到了一款迷你逻辑板：http://www.technoblogy.com/show?4FFY
被数电实验摧残过的朋友一眼就能认出，这就是数电实验箱的迷你版本：
左侧四个开关产生 0/1 逻辑，右侧五个灯用于指示 0/1 状态，中部整片的与/或/非门供你随便连线。
为求简洁，原作者使用了一片 AVR 单片机来模拟逻辑门功能。
在低速情况下自然无虞，然而真要上高速了目测是要出问题，例如拿两个反相器来当振荡器用。
心生不悦，打算改版：仅借鉴门电路布局，而逻辑门一定要用真实玩意来搞。
由于逻辑门种类相当多，如果用 74HC 得好几个型号，还会有鬼一样的走线；这时候上 PLD/FPGA 最为合适。
ATF16V8 标称的前向频率 >45MHz，这种速度对于单片机 IO 模拟几乎是碾压。话不多说，两片 16V8 画起来：
既然是实验板，当然要考虑拆修的情况。记得数电实验室几乎每天都有烧坏的 74HC/LS 在更换。
使用 DIP 封装的 SPLD 可以高枕无虞，坏了换个新的就行，有手就能干。
打板焊接走起：
软件上就是依照人肉编译原理，在特定的熔丝位置写入0，实现电路重构。我用 VS 来辅助下（用C宏提高可读性）：
运行生成一个 bin 形式的烧录文件，转成 jed 格式以后就可以用 PROTEUS 仿真，避免烧录返工：
最后上自制的烧录器，野生二手 ATF16V8 烧起来：
烧录好两片固件以后，插回逻辑板，就可以愉快的折腾数电了。
如图是个 2bit*2bit = 4bit 无符号硬件乘法器，目前状态是 3x3=9 的二进制样子：
数电实验室要插成这样，大概是要被管理员谈话的；但自己的爱怎么折腾就怎么折腾，烧了 16V8 也就 ￥2 一片自己换。
附上本实例中两片 16V8 的 VS 编译包（含源码+Proteus测试）：
---------------------------------------------------------------------------------------------------------
以上，简介了 SPLD 器件的工作原理，并在其基础上搭建一套逻辑门实验板，供折腾。
最后祝大家数电不迷路，折腾愉快！
|
本帖子中包含更多资源
您需要 登录 才可以下载或查看，没有账号？立即注册
x
打赏
-
查看全部打赏
|
IP归属地
雷达卡
发表于 2023-8-15 17:32:11
提帖卡
置顶卡
锁帖卡
解锁卡
显目卡
千斤顶
楼主
发表于 2023-10-30 08:16:10
