UCIe 2.0 规范发布：提高带宽密度、改善能效，向后兼容 1.1/1.0

数码芝华士

通用芯粒互连（UCIe）产业联盟最新公布了 UCIe 2.0 规范，支持可管理性标准化系统架构，并全面解决了系统级封装（SiP）生命周期中跨多个芯粒（从分类到现场管理）的可测试性、可管理性和调试（DFx）设计难题。

UCIe 2.0 规范重点引入可管理性功能（可选）以及 UCIe DFx 架构（UDA），可以测试、遥测和调试每个芯粒的管理结构，实现了与供应商无关的芯片互操作性，为 SiP 管理和 DFx 操作提供了灵活统一的方法。

UCIe 2.0 规范还支持 3D 封装，相比较 2D 和 2.5D 封装架构，可提供更高的带宽密度和更高的能效。

UCIe-3D 优化了混合键合（hybrid bonding），具有凸点间距功能，凸点间距可大至 10-25 微米，小至 1 微米或更小，以提供灵活性和可扩展性。

UCIe 2.0 规范另一个特点是优化了互操作性和符合性测试的封装设计。符合性测试的目的是根据已知的良好参考 UCIe 实现验证被测设备（DUT）的主频段支持功能。UCIe 2.0 为物理、适配器和协议符合性测试建立了初步框架。

IT之家附上 UCIe 2.0 规范的亮点如下：

• 全面支持具有多个芯粒的任何系统级封装（SiP）结构的可管理性、调试和测试。
• 支持 3D 封装，大幅提高带宽密度和能效。
• 改进系统级解决方案，将可管理性定义为芯片堆栈的一部分。
• 为互操作性和合规性测试优化封装设计。
• 完全向后兼容 UCIe 1.1 和 UCIe 1.0。
  

jbm1

木啥毛用，一样的