慧荣SM2246EN 16贴合并ce 1TB eMLC SSD制作过程

111alan

3月贴的，是一个朋友找我做的，一直忘了发帖。前几天看到有不少人讨论缩ce的问题所以还是发出来看看。

制作用的是P3700拆的16片29F64B08NCMFP（4ce）和某不知名16贴2246en主控板。

首先我们思考一下主控板会怎么设计。板子可以4贴8ce，8贴4ce或者16贴2ce。所以实际上，后面的焊盘位置ce引脚也会连接到前面焊盘的后部ce上，比如正面第8贴的两个ce会和第2贴的两边最后一个ce（ce3）引脚相连。如果不屏蔽强行贴的话，就会造成4个ce都连在一起无法识别的情况，所以我们需要屏蔽掉不使用的焊点。如图所示，理论上ce1-ce3都需要屏蔽，但因为贴的都是4ce盘，每边只有2个ce（在主控板上合并成1个），所以这里只需要屏蔽每一边的ce1，保留ce0. ce2和ce3颗粒那里打阻值为无穷大，在颗粒内部没有连接到任何东西，所以不会造成问题。


下面改颗粒。之前找到坛友的图是这样的。


实际上，两边只需要把vsp引脚拉低就可以打开缩ce功能，所以线可以缩短一些。另外右边中间那条线实际测试也不需要。实际情况如下图所示。跳线全部采用无氧银线。


然后开始贴。我选择先贴4个，然后再贴8个。贴完测试。然后剩下8个焊盘由于本身只有2个ce，不需要屏蔽，所以选择在主板上先固定好跳线，然后再贴。毕竟这种复杂的贴法对成功率要求还是很高的，万一没贴好，出个pretest fail 30而且没有具体信息，那就很难判断出哪一贴有问题了。


总体来说挺顺利的，没有返工。



接下来就到开卡环节了。缩ce的参数在2246en的工具里是没有的要自己加。当然这一步肯定是在先贴了一个颗粒的时候就进行的。改参数折腾了一段时间，最后想到有另一个类似缩ce的颗粒29F02T08SCMFP, 作为参考修改成功。可能叠die以后有些备用块就没法用了吧。

1. 
   
2. A22=Intel,512Gbit(16KP),PF29F64B08NCMFPX2(Strong:8)
   
3. Intel,512Gbit(16KP),PF29F64B08NCMFPX2(Strong:8)=89,A4,E5,3C,A5,0C,2,08,10,0,1996,2048,4,1,8,512,2,16,1216,3,36,8F,27,30,2,0F,7,0,0,1,1,52,51,0,0,0,1,1,0,80,88,88,88,88,12,26,88,88,66,66,66,66,1,0,〗,,

复制代码

开卡成功，看着所有ce填满就非常舒服。


RDT和高温测试略过。放一个跑圈图吧。实际上我觉得跑圈意义不太大，能跑过也不代表可以稳定，以后仍然可能会有在损坏边缘的块无法读写导致故障。要保证盘稳定，还得看RDT之类专用测试方法。

实际上urwtest连pattern都不能指定，自然也就不好做干扰测试。个人之前和rufus作者联系过，加入了各种pattern来适应mlc和tlc干扰测试需求。要测试u盘的话可以选择那个软件。


性能方面，跑满主控是没什么问题的。


完。顺便一提，这块盘到目前仍然没有出现过问题。

111alan

争锋麦芒 发表于 2022-12-4 19:52
实际上2246EN到现在的可玩性还都是挺高的，L06B的02T缩CE，
没有公布的还有那个外挂SPI开闪迪带锁，2246EN ...

上次那两片256g长江颗粒搞定了么？咸鱼找你没回。

111alan

忧伤还是快乐 发表于 2022-12-5 04:40
我也有一个坏p3700拆 颗粒，但是不会缩ce  。楼主能讲解清楚一点吗？

基本就是上面那个图。首先把两边vsp连到任意一边的接地上，然后把需要合并的ce点位两两连起来（比如要合并ce0和1就把这两个点连起来），最后把板子上合并以后不用的点屏蔽就行了（比如合并ce0 1到主控板焊盘的ce0，那就需要把ce1屏蔽）。vcc和vsp2我这边测试不需要连，如果遇到什么问题无法解决可以连一下看看。

其实一颗的话，128g就找个8ce板子贴，64g以下随便找个板子都能贴吧。

111alan

walkingsk 发表于 2022-12-11 19:02
RUFUS 有测试U盘功能？
看了下最新版，没找到

最底下check device for bad blocks