Sarcina发布AI小芯片集成平台：单封装100毫米见方，支持千W液冷

Meise

2025年3月27日，全球半导体封装企业Sarcina Technology宣布推出基于先进封装技术的AI芯片解决方案平台。该平台整合了日月光（ASE）的FOCoS-CL封装技术，采用UCIe-A标准的中介层实现芯片间互连，旨在为不同需求的客户提供高性能、可扩展且成本可控的封装方案。

技术背景与产品特点
Sarcina的研发团队六年前曾开发出集成ASIC芯片与两个HBM存储器的2.5D硅通孔（TSV）中介层原型。如今，通过采用UCIe标准下的再分布层（RDL）互连技术，其新型封装平台可支持单模块64位数据接口，传输速率达32 GT/s，符合UCIe 2.0规范。多模块并行配置进一步提升了数据传输带宽，满足生成式AI等高负载场景的需求。

该平台提供两种内存方案：LPDDR5X/6封装存储器与HBM高带宽存储器。其中，LPDDR6采用类似HBM的3D堆叠技术，单芯片速率接近10 GT/s；HBM3E则支持单封装集成8颗芯片，适用于大模型训练等高算力任务。封装尺寸最大可达100 mm×100 mm，支持风冷（<500 W）或液冷（最高1000 W）散热方案。

应用价值与客户定位
Sarcina首席执行官Larry Zu博士表示：“传统SoC方案成本高、开发周期长，而我们的FOCoS-CL封装技术可替代2.5D硅通孔方案，显著降低AI芯片制造成本。初创企业只需专注芯片设计，封装环节可交由我们完成。”

该平台通过芯片异构集成（Chiplet）技术，允许客户将多个小面积芯片组合为大规模计算单元，在保证良率的同时提升算力密度。例如，单个封装最多可集成20颗LPDDR5X/6芯片或8颗HBM3E芯片，为生成式AI所需的并行数据处理提供支持。

行业影响与部署进展
目前，该技术已应用于自动驾驶系统、数据中心及科学计算领域。Sarcina强调，其方案在满足UCIe标准冗余与边带配置要求的同时，可灵活平衡成本、性能与功耗需求，为AI硬件开发提供标准化封装选项。