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简燕 发表于 2023-2-28 15:16 A|(A|A) = A|A = A
xixia001 发表于 2023-3-1 10:56 原来这里的 "|"是与非,这与平常的表示不一样。 把 "|"换成与非的符号就行了。 ...
bh4qix 发表于 2023-2-28 18:36 非常感谢你的回复。 帮我看看附图两处红色标记部分,怎么理解。谢谢!
简燕 发表于 2023-3-2 03:29 Verilog 里的逻辑运算符号是 与&& 或|| 非!,位运算符号是 与& 或| 非~。 如果把|定义为与非 那么A |( ...
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