Sarcina推出UCIe互联黑科技，32GT/s速率打破传输壁垒

Meise

半导体和光子封装领域最近可是一点都不平静——Sarcina Technology，这家平时低调搞技术的公司，闷声不响搞出一套全新的UCIe-A（通用芯片互连Express-进阶版）和UCIe-S（标准版）协议实现方案。好家伙，这一出手就一下把芯片之间的数据传输速度拉满到32GT/s，信号干扰还压得极低，简直像是给高速运行的芯片们建起了一条“专属高架”，又快又稳不堵车！

现在AI计算越来越猛，传统SoC芯片早就吃不消了——尺寸、成本、良率，没一个不在报警。所以Chiplet（小芯片）架构几乎成了行业唯一的“救命稻草”。Sarcina显然看准了这个赛道，埋头狂冲封装设计，目标非常明确：给下一代AI系统打造完全没有短板的性能底座。

他们的CEO Larry Zu讲话相当接地气：“我们当前最棘手的，就是在极其有限的空间和制造条件（比如铜层数有上限）下，把线路布得既紧凑又安静——信号不能互相‘打架’，传输质量还得拉到最高档。”他还透露，通过海量电磁仿真反复“虐”方案，最终的中介层设计完全扛住了插入损耗和信号串扰的极端测试。这一来，AI加速器和高性能计算系统传数据时再也不用担心“聊崩”了。

UCIe-A协议，这次真的有点东西：

•数据传输率直接飙到32GT/s，完全对齐UCIe 2.规范，一点不含糊

•布线架构优化得非常彻底，串扰被压得非常低，几乎不影响信号质量

•三维空间利用到极致，线路全部严严实实塞在芯片边缘（行业术语叫“Beachfront”），UCIe-A IP集成轻松拿捏

•数据、时钟、冗余信号统统多维度优化，芯片旁边那点“地皮”被用得干干净净

•成本控制也很实际，尽量压缩RDL布线层数，绝不挑战制造天花板

•标准化的RDL布局，良率提上来了，生产也变得更顺滑

UCIe-S标准协议，主打一个“稳中带强”：

这一部分主打的是有机基板和HDI PCB：

•插入损耗和串扰都控得低低的，哪怕是普通有机基板，长距离传输也不在话下

•多层布线做得超级紧凑，全部立体叠在芯片边缘，不额外多占一点地方

•支持封装到封装之间的链接，兼容有机基板或HDI PCB，还能轻松扩展到PCIe扩展卡、加速模块，甚至系统主板

•经过3D HFSS仿真认证，32GT/s性能稳如磐石，UCIe 3.0还没来就先把路铺好了

•就算芯片的收发器均衡关了，die-to-die通信依然稳得一批，省电模式下照样抗打

而真正的大招，是把UCIe-A + UCIe-S双协议组合打通：

Sarcina干脆整出了一整套设计和仿真平台，覆盖interposer、基板、PCB三级互连场景。这下客户可真就玩得转了：

•把单片SoC拆成一组chiplets，良率往上拉，成本往下降

•不同工艺、不同功能属性的芯片（比如计算、存储、模拟、I/O）随便混搭，真正实现“异构一家人”

•甚至能把硅光芯片和光纤阵列单元（FAU）跟计算芯片一起封装到CPO包里，彻底解决AI算力“数据饥荒”问题

•最终能交付可扩展、可量产、高性能的解决方案，精准对应AI加速和海量数据计算这种“狠场景”

Larry最后淡定补了句：“Sarcina不是在简单做互连——我们是在给下一代AI系统铺地基。客户拿到我们的设计一看就懂：性能更强、面积更小、成本更低、更省电、还特好制造…当前阶段最强的封装方案，不好意思，被我们搞出来了。”

行业观察人士指出，在AI应用快速发展的当下，高效可靠的芯片互联技术已经成为刚需。这密切关系到未来智能设备的性能表现和用户体验，其重要性不言而喻。从智能手机到数据中心，从自动驾驶到智能家居，更强大的芯片互联能力将为各行各业带来新的发展机遇。

展望未来，随着AI应用场景的持续拓展，这类创新技术必将获得更多关注。芯片行业的技术革新从未止步，而这一次的突破，或许正预示着智能计算新时代的来临。技术的进步从来都不是一蹴而就，但每一次突破都让我们离更智能的未来更近一步——而这，正是科技创新最吸引人的地方。

从技术细节到应用前景，Sarcina的这项创新为芯片行业发展提供了新的思路。在摩尔定律面临挑战的今天，通过芯片互联技术的创新来提升整体性能，正在成为行业共识。这项技术的推广应用，有望为整个半导体行业带来新的增长点，同时也将为终端用户带来更优质的产品体验。