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本帖最后由 007 于 2023-12-22 20:39 编辑
一直以来论坛中关于pSLC的原理和46EN的强壮页Strong Page是不是pSLC、pSLC的原理是什么有诸多争端，如：
tlc写入一次，要隧穿写入7次,Qlc写入一次，要隧穿写入15次
根据个人结合一些资料的理解，NAND Flash充放电都磨损浮栅晶体管和衬底间的SiO2绝缘层，参考：
如何浅显易懂地解释「闪存」？它的存储原理是什么？
其中可见所有的闪存都被设计为高电平表示0，低电平表示1，也就是浮栅晶体管中电子少表示1，电子多表示0，其中读取只是用一组较低的电压比较闪存的电压从而得出电平的相对高低，在此过程中并没有发生电子的隧穿，因此不会磨损闪存寿命，参考：闪存阈值电压(Vt)的编码及TLC的2-3-2读取
因此可以得出不管是SLC、MLC、TLC、QLC还是未来的PLC，闪存的基本结构仍然是一个一个的浮栅晶体管，存储的方式也是对他们进行充电，不同的是虽然随着闪存的发展，VCCQ电压从3.3V降到了1.2V，同时电压划分的更加精细，使得不同0、1状态间的电子数量差异更小了，也就是不同状态的电压差异更小即Vth阈值电压差异小，使得充电的电压精细度要求更高，好比SLC因为只有两种电压状态，因此0.8-3.3V都会被认为表示bit=0，只有0-0.7V才会被认为是bit=1，所以充满电3.3V，可以一直漏电，只要不低于0.8V，比特位都可以正确读取；而QLC因为有16种电压状态，同时VCCQ只有1.2V，所以1.18-1.2V表示bit=0000，1.15-1.17V表示bit=0001（数据仅作比方，非真实值），中间的电压差异极小，可能漏几个电子电压就从0000变成0001了，就使得正确比较它们的状态变得更加困难，说人话就是电子放久了自己跑了，比较出来的电平就从0变成1了，因此产生了误码，需要ECC纠错来处理，这也就是我们常说的冷数据掉速问题。同时2D MLC、TLC后期为了提高存储密度而不断更新更小的制程工艺，比如14-16nm等，绝缘层的变薄也使得浮栅晶体管困住电子更加困难，因此SK Hynix 16nm的“漏电王”由来就不难理解，进入到3D制程时代后，晶体管由平面分布转为了立体堆叠，空间上的宽裕使得存储厂商可以用更高nm的制程工艺加厚了绝缘层，漏电问题基本上不再出现。
话说回pSLC和46EN的强壮页Strong Page究竟是什么，论坛的人始终无法达成共识，但是我认为关于pSLC，技术员小唐是正确的：
但是根据前文引述浮栅晶体管的结构可知，小唐在此说的放电不消耗SiO2绝缘层的说法不正确，因为无论放电充电，电子都要隧穿过浮栅晶体管和基低之间的绝缘层。同时擦除是晶体管放电，编程是晶体管充电。
但是这位坛友说的pSLC就是快页编程Fast Page Mode我不同意，参考：Blog: 使用 eMMC 闪存设备的磨损估计
其中用MLC为例明确指出pSLC和快页编程Fast Page Mode不同，pSLC可以大幅延长MLC寿命，而快页编程不能；文中还提到了pSLC的寿命不能与原生SLC相比，但是没有细说原因，个人推测虽然比较电压的原理与SLC相同，因此虽然pSLC模式可以容忍漏走更多的电子而不发生比特翻转，但是由于制程更加先进，绝缘层更薄，因此绝缘层的物理抗磨损性肯定是比不上老制程SLC的，所以当绝缘层彻底磨穿，基本上丧失了约束电子的能力后，再多的电子也会在短时间内漏掉，从而使比特位由0变为1，从而产生大量误码，这也意味着颗粒彻底报废，这个理论与N18A、N28A等QLC一开始就开pSLC拥有上万次寿命，但是在QLC模式下工作直到磨穿了之后再开pSLC也活不久的实际情况相符。
同时在一篇已经找不到的帖子中小唐曾经说过他测试过46EN的Strong Page模式会让速度更快，但是不能增加闪存寿命，因此我推测46EN的强壮页Strong Page就是快页编程Fast Page Mode。当然信息过少无法交叉验证，还希望大佬们可以出来解惑。
还是用MLC举例，为什么快页编程可以更快但是不能延长寿命我个人是这么理解的：同一个型号的MLC中，pSLC升了0比特位的电压阈值范围Vth，类似前文比喻中的SLC的3.3V-0.8V的有效电压范围，使得写入时对电路的电压精度要求低，但是快页编程时仅仅是读取时只区分两个电压状态，因此写入时较高电压部分的两个状态被舍弃了，所以需要的编程电压比较低，进入浮栅晶体管的电子变少了，所以速度得以提升，但是由于0比特位的电压范围并没有变化，读取时比较电压的范围也没有变化，因此只是损失了一般容量，速度提升，但是不能像pSLC一样提升寿命。两者区别可以看我的手绘图，画的不好请见谅。
关于闪存VCCQ电压，ONFI 规范5.0中2.11节指出闪存在3.3V下可以运行于SDR异步模式或NV-DDR同步模式；在1.8V下可以运行于SDR、NV-DDR、NV-DDR2；在1.2V下可以运行于NV-DDR3、NV-LPDDR4模式。可以看出来随着电压下降，闪存的传输速率是逐步提高的，个人推测是因为电压降低后控制极相对于晶体管的电压差变小了，能穿过去的电子数量减少了，因而可以以更快的速度编程，然而更少的电子也意味着数据的可靠性更低，这点也许可以从某些体质不好的闪存比如自封黑片N18A跑在1.2V不稳，但是跑在1.8V就相对稳定得到证实。从理论上来说，是否可以认为用更高的VCCQ电压工作会牺牲传输速率但是提高寿命和稳定性？但是电压高也就意味着穿过绝缘层的电子增多，对绝缘层的磨损也就增大了，反而不利于寿命，因此似乎出现了一个“电压悖论”，难道老制程SLC和MLC纯靠很厚的绝缘层硬扛吗？希望大佬能够解答。
本人不才，只是出于爱好玩玩量产、开卡，在论坛里跟着大佬们学习了很多，受益匪浅，关于NAND Flash的原理的理解粗浅，难免有不少错漏之处，还望大佬们予以指正。希望可以借这个帖子抛砖引玉，大家都来分享一下自己的理解，真理越辩越明，希望各位和气交流，一同进步！
补充内容 (2023-12-26 17:05):
https://www.kioxia.com/en-jp/rd/technology/multi-level-cell.html
来自KIOXIA铠侠官网的闪存基本原理科普 |
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雷达卡
发表于 2023-12-21 17:01:58
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千斤顶
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