Cadence与英特尔深化合作：18A/18A-P制程EDA工具及IP组合全面升级

Meise

在2025年英特尔代工直面大会上，全球EDA巨头Cadence宣布与英特尔代工服务（IFS）达成深度合作，全面扩展其设计IP组合并完成对英特尔18A/18A-P工艺技术的认证。此次合作瞄准AI、高性能计算（HPC）及移动芯片市场，旨在加速下一代芯片开发。  

**IP组合大升级：AI芯片的“弹药库”
Cadence最新发布的IP方案包括：  
- **224G超高速SerDes**：支持AI工厂的通用加速器链接（UALink）和超以太网标准，助力大规模AI集群互联；  
- **DDR5-12.8G内存接口**：兼容MRDIMM Gen 2，满足AI应用对高带宽存储的需求；  
- **UCIe 1.1 48G互连协议**：提升多芯片封装集成效率，支持小芯片架构高速数据传输；  
- **多协议10G SerDes PHY**：覆盖PCIe 3.0、DisplayPort和以太网，适配消费电子与移动设备需求。  

此外，Cadence现有IP库也针对英特尔18A工艺优化，例如112G长距离SerDes（低误码率）、64G多协议PHY（支持PCIe 6.0和CXL 3.0），以及LPDDR5X内存控制器等。  

**EDA工具链全面认证：从设计到制造的“加速器”**  
Cadence的AI驱动设计流程已通过英特尔18A工艺认证，涵盖数字与模拟全流程：  
- **数字设计**：RTL-to-GDS全流程工具链（如Genus综合工具、Innovus布局系统）针对RibbonFET晶体管和PowerVia背面供电优化，提升能效与晶体管密度；  
- **模拟设计**：Virtuoso Studio集成Spectre仿真平台，支持混合信号设计的自动化布局与可靠性分析。  

双方还提前布局下一代技术，启动英特尔14A-E工艺的早期设计协同优化，为未来节点铺路。  

**先进封装：EMIB-T技术简化多芯片集成**  
针对复杂的多芯片架构，Cadence与英特尔联合开发了基于EMIB-T封装技术的设计流程。该方案支持早期热建模与信号完整性分析，可同时规划芯片间互连与电源布线，缩短设计周期30%以上。此外，Cadence作为英特尔芯片级封装联盟创始成员，推动小芯片标准化与互操作性。  

**生态共建：从IP到制造的“全链条”协作**  
Cadence加入英特尔代工加速器联盟，提供从EDA工具、IP到设计服务的全套支持。英特尔代工服务副总裁Suk Lee表示，双方合作将帮助客户在18A节点上实现“性能、功耗、面积”的最优平衡，加速AI与HPC芯片落地。  

此次合作不仅是Cadence与英特尔技术实力的叠加，更是半导体生态协同的典范。随着18A工艺的量产推进，AI芯片的竞赛或将进入“埃米时代”新阶段。